La hiérarchie mémoire contribue largement à la consommation énergétique des MPSoC (Multi-Processors-System-On-Chip). Dans ce Livre, nous présentons une technique de réglage de deux niveaux de caches (nommés L1 et L2) basée sur une exploration intelligente des paramètres du cache : taille totale, taille de la ligne et l'associativité. L'objectif principal est d'y trouver les meilleures configurations (L1 & L2) associées à chaque intervalle de l'application embarquée. Nous validons notre approche en utilisant un ensemble de programmes de test de la famille des MiBench et Spec2006 sur des outils de simulation d'architectures de systèmes multi-cores.
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