L'augmentation du parallélisme dans les circuits impose de nouvelles contraintes sur les supports de communications dans les SOC (system on chip). Les communications par bus ne permettent pas un passage à l'échelle. L'alternative basée sur la notion de réseau intégré sur puce (NoC pour Network on Chip) permet d'une part, de disposer d'architectures de communications flexibles et performantes et d'autre part de supporter un nombre grandissant d'IP. Dans ce contexte, notre contribution consiste à implémenter en langage SystemC (niveau TLM) un NOC de topologie FAT-TREE. Cette topologie présente plusieurs avantages tels qu'une bande passante large et une latence faible par rapport aux autres topologies. L'environnement développé permet de générer, simuler et évaluer des réseaux basés sur les NOC Fat-tree.
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